Основне! Всім потрібно з'явитися обов'язково. 100%, і ніяких обговорень. Нагадую, що це контрольна для акредитації кафедри.

З'явитися близько 12 години дня під аудиторією 331-12. О 12:20 заходимо, і пишемо. Відводиться півтори години.

Краще незрозумілі моменти у завданнях вирішити на початку роботи. Аркуші з печатями - роздруковано рівно стільки, скільки студентів має писати. Тому виправлення це погано.

Білет складається з 3-х завдань:

1. Verilog, реалізація комбінаційної логіки. 35 балів. Залишилося тільки те, що реалізує І, АБО, НЕ. Перевірятиметься один рядок, тому не обов'язково писати конструкцію module...endmodule, оголошення змінних, портів тощо. Оскільки це комбінаційний пристрій, то все має починатися з команди постійного присвоювання - assign. Закінчується рядок символом ";". Найімовірн ... Читать дальше »